Picture of my N8VEM Single Board - CP/M

This is a discussion on Picture of my N8VEM Single Board - CP/M ; Hello CP/M Fan's, Picture of my N8VEM Single Board.on my Homepage. http://www.hd64180-ecb.de/html/n8vem.html Rolf...

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Thread: Picture of my N8VEM Single Board

  1. Picture of my N8VEM Single Board

    Hello CP/M Fan's,

    Picture of my N8VEM Single Board.on my Homepage.

    http://www.hd64180-ecb.de/html/n8vem.html

    Rolf


  2. Re: Picture of my N8VEM Single Board

    On Jul 12, 6:10*am, Rolf Harrmann
    wrote:
    > Hello CP/M Fan's,
    >
    > Picture of my N8VEM Single Board.on my Homepage.
    >
    > http://www.hd64180-ecb.de/html/n8vem.html
    >
    > Rolf


    Hi Rolf!
    Thanks for posting all the photos and material on ECB bus computers.
    Your website is a wealth of knowledge for home brew computer
    hobbyists!

    Thanks! Have a nice day!

    Andrew Lynch

  3. Re: Picture of my N8VEM Single Board

    Hello Andrew,

    On Sat, 26 Jul 2008 15:59:06 -0700 (PDT), lynchaj wrote:

    >Hi Rolf!
    >Thanks for posting all the photos and material on ECB bus computers.
    >Your website is a wealth of knowledge for home brew computer
    >hobbyists!


    you received the Document of ECB_BUS_6.txt by email?

    I have scan the ECB Bus Monitor article with OmniPage and by hand
    still improves.

    I hope it participate everything.

    Have a nice day!

    Rolf


  4. Re: Picture of my N8VEM Single Board

    On Jul 26, 7:43*pm, Rolf Harrmann
    wrote:
    > Hello Andrew,
    >
    > On Sat, 26 Jul 2008 15:59:06 -0700 (PDT), lynchaj *wrote:
    > >Hi Rolf!
    > >Thanks for posting all the photos and material on ECB bus computers.
    > >Your website is a wealth of knowledge for home brew computer
    > >hobbyists!

    >
    > you received the Document of ECB_BUS_6.txt by email?
    >
    > I have scan the ECB Bus Monitor article with OmniPage and by hand
    > still improves.
    >
    > I hope it participate everything.
    >
    > Have a nice day!
    >
    > Rolf


    Hi Rolf,
    Yes, Thank you for sending the scanned article!

    My plan is to finish the ECB backplane. I am receiving some excellent
    PCB layout help from an expert. The ECB backplane is really shaping
    up nicely.

    I am almost done with it and will be placing a PCB manufacturing order
    in the next few days. I uploaded the most recent version to the N8VEM
    website if you'd like to review the ECB bus backplane.

    After that, my plan is to re-implement the ECB bus monitor described
    in the article you sent. The more I studied the article and
    schematic, the more impressed I am with it. It allows single stepping
    the Z80 on the ECB and easy hook up to an oscilloscope and/or logic
    probe.

    The ECB bus monitor circuit is ideal although I have a very few minor
    improvements (I hope). First, I would like to add status indicator
    LEDs for the Address and Control bus lines in addition to the Data
    lines already present. Also I may change the LED arrangement around
    somewhat.

    If anyone who speaks German and English would like to try editting the
    article for clarity, I certainly would appreciate it. Here is a link
    to the article from Rolf's excellent website:
    http://www.hd64180-ecb.de/assets/dow...us_monitor.pdf
    (caution: 29 MB download)

    Thank you! Have a nice day!

    Andrew Lynch

    Here is the ECB bus monitor article for everyone's enjoyment (who can
    read German):

    Dem Fehler auf der Spur:

    ECB- BUS-MONITOR

    Georg Umbach




    Die Bus-Monitor-Karte ist keine gewöhnliche ECB-Karte.
    Sie übernimmt keine Funktion im laufenden System.
    Im Gegenteil: ihre Leistungsfähigkeit beweist die Monitor-Karte erst,
    wenn es gilt, einen Fehler
    in der Soft- oder Hardware des Computers zu finden oder einen
    Einplatinen-Computer zum Laufen zu bringen.
    Mit dem Monitor ist es kein Problem, den Bits auf den Pegel zu schauen
    und festzustellen, ob eine einge stellte
    Kombination auf den Adreß- und Steuerleitungen erreicht wird.
    Als Testkarte ist der ECB- Monitor in erster Linie für Computer-
    Anwender interessant, die sich mit Computer- Hardware
    sowie der Programmentwicklung beschäftigen.
    Aber auch beim Erstellen von Programmen für Z80-Einplatinen-Computer,
    wie zum Beispiel dem EPAC-80 aus c`t 7/84,
    leistet die Monitor-Karte gute Dienste.
    Allerdings: ohne Grundlagenwissen kann man die Monitor-Karte nicht
    sinn voll einsetzen.
    Die sechs wichtigsten Steuerleitungen vom ECB-Bus (M1, MREQ, IORQ RD,
    WR, RFSH) sind auf die Inverter 74LS05 (IC6) geführt.

    Mit dem am Ausgang von IC6 angeschlossenen DIL-Schalter (S1) werden
    die Signale `Wired-AND` verknüpft.
    Das sogewonnene Steuersignal gelangt auf die `=`-Eingänge der vier
    Adreß Komparatoren (IC2 bis IC5).

    Jeder Komparator vergleicht vier Adreßleitungen mit einem durch die
    HEX-Schalter (HEX l bis HEX 4) vorgegebenen Wert.

    Stimmen die mit S1 gewählten Steuersignale mit denen am Bus überein
    und liegen zusätzlich noch die mit dem HEX-Schalter
    gewählten vier Adreß-Nibbles auf dem Bus, so wird das dem Komparator
    nachgeschaltete Monoflop getriggert, und die LED
    für diesen Adreßteil leuchtet etwa eine halbe Sekunde lang auf.
    Diese Verlängerung ist deshalb nöig, weil das gewonnene Steuersignal
    nur wenige Mikrosekunden lang ansteht und somit
    kaum sichtbar wäre.

    Die `=`-Ausgänge der vier Adreßkomparatoren sind zu sätzlich noch
    über einen DIL- Schalter (S2) auf die Eingänge
    des NAND Gatters 74LS30 (IC7) geschaltet.
    Mit dem DIL- Schalter kann man bestimmen,welche Adreßteile
    gleichzeitig vorhanden sein müssen, damit der Ausgang
    des Gatters IC7 auf logisch 0 geht.
    Dieser Ausgang dient als Trigger-Quelle für ein Oszilloskop.
    Solange der mit den Schaltern vorgewählte logische Zustand der Bus-
    Signale ansteht, liegt das Trigger-Signal
    auf logisch 0.
    Verändern sich die Bus-Signale (die Steuersignale zuerst), wird das
    momentan anliegende Bitmuster
    der acht Datenleitungen in das Register 74LS273 (IC1) mit der
    positiven Flanke des Trigger-Signals eingeschrieben.
    Der Zustand der Datenleitungen bleibt so erhalten und wird über acht
    Leuchtdioden (LD1 bis LD8) bis zum Erreichen
    des nächsten vorgewählten Buszustands gespeichert und angezeigt.

    Für die Triggerung eines Oszilloskops und die Speicherung des Datenbus-
    Wortes kann man auch nur die Steuersignale
    verwenden.
    Dies ist zum Beispiel dann sinnvoll, wenn man die Interrupt-Vektoren
    von Peripheriebausteinen darstellen will.

    Mit einem weiteren DIL- Schalter (S1) kann man eine WAIT-Logik
    aktivieren.
    Die negative Flanke eines Trigger-Impulses setzt ein RS-Flipflop, das
    aus zwei NAND-Gattern (IC11) besteht.
    Dieses Flipflop erzeugt ein WAIT-Signal für den (ECB-)Bus.
    Mit einem `Digi-Taster` (T1), der durch zwei NAND-Gatter von IC11
    entprellt ist, wird ein Monoflop getriggert,
    das das RS-Flipflop zurücksetzt und somit den WAlT-Zustand beendet.
    Das ECB-Bus-Signal `Powerclear` (Leitung 26c) setzt die WAIT- Logik
    beim Einschalten des Computers zurück.
    Während dieser WAIT-Zeit sind alle Signalzustände eingefroren und
    können sogar mit einem Multimeter überprüft werden.
    Allerdings gibt die CPU in diesem Zustand keinen Refresh-Adressen aus,
    so daß dynamische Speicher, die den Refresh
    von der CPU benötigen, ihren Speicherinhalt recht schnell verlieren.
    Bei Computern mit statischen Speichern, wie zum Beispiel dem EPAC-Z80
    kann man die WAIT-Logik gefahrlos anwenden.

    Aber auch bei Systemen, die den Speicher- Refresh ohne hilfe der CPU
    durchführen, kann man die WAIT-Logik einsetzen.

    Aufgebaut

    Im Layout der Monitor-Karte ist eine Trennstelle vorgesehen, an der
    man die Karte bei Bedarf in zwei Abschnitte teilen
    kann.
    Die Kartenteile werden dann über ein 50poliges Kabel verbunden.
    Auf dem Teil der Karte, der direkt mit dem Bus verbunden wird, sind
    alle wesentlichen Bauteile untergebracht.
    Der andere Teil trägt die Bedienungs- und Anzeige- Elemente.
    Hier befindet sich auch der Abgreifpunkt für die Triggerung eines
    Oszilloskops.
    Diese 'getrennte' Lösung hat den Vorteil, daß alle Bedienteile bequem
    zu erreichen sind, auch wenn man keinen Bus-
    Extender verwendet.

    Man beginnt die Bestückung der Karte am besten mit den Widerständen,
    es folgen die Fassungen für die ICs und
    die DIL- beziehungsweise HEX- Schalter.
    In welche Lochreihe der Platine die Fassungen für die HEX-Schalter
    kommen, hängt von der Ausführung der Schalter ab.
    Bekommt man den Typ, der in der Stückliste angegeben ist, kommen die
    Fassungen in die beiden oberen Lochreihen.
    Häufig erhät man aber HEX-Schalter mit spiegelbildlicher Belegung,
    deren Fassungen dann in die unteren beiden
    Lochreihen eingesetzt werden müssen.

    Anschließend bestückt man die Kondensatoren, bis auf C6 (33pF).
    Meistens ist der vom Monoflop IC9 erzeugte Impuls ausreichend lang, um
    die WAIT-Logik einwandfrei zu rückzusetzen.
    Erst wenn hier bei Probleme auftreten, sollte man diesen Kondensator
    ein setzen.
    Ein zu langer Impuls verringert die Single-Step-Fähigkeit der Karte
    innerhalb eines Befehls bei Systemen mit
    Taktfrequenzen ab 2,5 MHz.
    Zuletzt sollte man die Leuchtdioden, Pfostenstecker, VG-Leiste und den
    'Digi-Taster' einlöten.


    Nun kann man alle ICs bis auf IC11 einsetzen und die
    Funktionsfähigkeit der Karte prüfen.
    Dazu könnte man die 'Debugging'-Sitzungen wie im Abschnitt
    'Beispielhaft' beschrieben nachvollziehen.
    Abschließend wird auch IC11 (74LS01) eingesetzt und die WAIT-Logik an
    einem Computer mit statischem Speicher geprüft.


    Sieben Zyklen


    Wie schon eingangs erwähnt, kann die Monitor-Karte nur dann sinnvoll
    eingesetzt werden, wenn der Anwender genaue Kenntnis
    über die Funktionsweise der Z80-CPU hat.
    Deshalb sollen die wichtigsten Signale des Prozessors kurz erklärt
    werden.

    In den Bildern l bis 6 sind die Zusammenhänge zwischen den CPU-
    Signalen und den Bus-Signalen dargestellt.
    Es gibt ins gesamt sieben Bus-Zyklen:

    Opcode Fetch (Bild 1,2):

    Die CPU holt sich das erste Byte eines Befehls aus dem Speicher.
    Dabei sind die Leitungen Ml, 1, MREQ und RD logisch 0.
    Die Datenleitungen führen das (erste) Byte eines Befehls.
    Wird jetzt die Leitung WAIT logisch 0, werden diese Zustände
    beibehalten, bis WAIT wieder logisch 1 wird.
    Zum Ende dieses Zyklus über nehmen die CPU und die Monitor-Karte das
    Datenbyte-Refresh (Bild 1,2 ).
    Die CPU legt eine 8 Bit breite (Refresh-)Adresse aus dem Register auf
    den unteren Teil des Adreßbusses~
    Um Mißverständnissen vorzubeugen, der CPU-interne Refresh-Zähler hat
    eine Breite von nur sieben Bit.
    Der Inhalt des I-Registers liegt auf den Adreßleitungen A8 bis A15.
    Die Steuerleitungen MREQ und RFSH liegen auf logisch 0.
    Der Pegel der Datenleitungen ist unbestimmt, da die CPU ihre
    Datenleitungen in den Tri-State-Zustand schaltet
    und der Leitungspegel somit nur vom angeschlossenen Speicher und
    dessen Selektierung bestimmt wird,
    Memory Read (Bild 3,4):
    Die CPU legt die 16-Bit-Speicheradresse auf die Adreßleitungen.
    Die Steuersignale MREQ und RD werden logisch 0,
    die Datenleitungen führen das Byte aus der adressierten Speicherzelle.
    Wird WAIT jetzt logisch 0, werden diese Zustände gehalten, bis WAIT
    wieder logisch l wird.
    Das Bitmuster der Datenleitungen wird zum Ende dieses Zyklus von der
    CPU und der ECB-Bus-Monitor-Karte übernommen.

    Memory Write (Bild 3,4):

    Dieser Zyklus läuft ähnlich wie Memory Read ab, nur daß hier bei das
    Datenbyte von der CPU zum Speicher gesendet wird.
    Die Steuerleitung WR führt etwas später den Pegel logisch 0 als MREQ,
    I/O-Read (Bild 5,6):
    Die CPU legt die 8 Bit der Port- Adresse auf die unteren
    Adreßleitungen (A7-A0).
    Auf die oberen Adreßleitungen legt die CPU den Inhalt des
    Akkumulators, der vor dem I/O-Read bestand.
    Bei In/Out-Befehlen über das Register C (IN A,(C) liegt der Inhalt des
    B-Registers auf den oberen Adreßleitungen.
    Die Steuerleitungen IORQ und RD liegen auf logisch 0, auf den
    Datenleitungen liegt das aus dem Port gelesene Byte.
    Die CPU fügt automatisch einen WAIT-Zyklus ein.
    Liegt die WAIT-Leitung auf logisch 0, werden diese Zustände gehalten,
    bis WAIT wieder logisch 1 wird.
    Das Bitmuster der Datenleitungen wird zum Ende dieses Zyklus von der
    CPU und der ECB-Bus-Monitor-Karte übernommen.

    I/O-Write (Bild 5,6):
    I/O-Write läuft ähnlich wie I/O-Read ab, nur daß das Datenbyte von der
    CPU zum Port gesendet wird.
    Die Leitung WR wird gleichzeitig mit IORQ logisch 0.

    Interrupt Acknowledge (Bild 7,8):
    Die Steuerleitung Ml1 wird logisch 0.
    2,5 Takte später wird das Steuersignal IORQ eben falls logisch 0.
    Der angesprochene Portbaustein legt den Interrupt-Vektor auf den
    Datenbus, wenn der Baustein 'IM2-tauglich' ist.
    Zum Ende dieses Zyklus übernehmen die CPU und die ECB-Bus-Monitor-
    Karte den Vektor.

    Zu beachten ist, daß nicht alle Z80-I/O-Bausteine zusätzliche WAIT-
    Zyklen bei I/O-Zugriffen vertragen,
    wie zum Beispiel der Z80-CTC.
    Durch richtigen Einsatz der WAIT-Logik ist (teilweise) ein Single-Step-
    Betrieb möglich.
    Man kann, anders als beim Software-Single-Step (z.B. ZSID, DDTZ, Trace
    80) jeden einzelnen Schritt der Abarbeitung
    eines Befehls beobachten.
    Bei zwei aufeinanderfolgenden Bus-Zugriffen gibt es allerdings
    Probleme.
    Für das Zurücksetzen des RS-Flipflops durch das Monoflop (IC9) wird
    eine bestimmte Zeit benotigt, die durch das IC und
    den Kondensator C6 bestimmt wird.
    Aber auch die Taktfrequenz der überwachten CPU und die Art des
    Anschlusses der Bus-Monitor-Karte spielt hierbei eine Rolle.
    Bei einer Taktfrequenz von 2,5 MHz ist aber fast immer ein Single-Step-
    Betrieb innerhalb eines Befehls möglich.
    Wie dieser Single Step durch einen Befehl in der Praxis realisiert
    wird, soll ein Beispiel zeigen.

    Ab der Adresse 0844h steht im Speicher der folgende Befehl, wobei in
    den Speicher zellen 0EDCh / 0EDDh
    der Wert 3322 stehen soll.



    0844 ED5BDC0E LD DE,(0EDCH)

    Um durch diesen Befehl zu 'steppen', müssen die Schalter so gesetzt
    sein, daß der Computer beim ersten Opcode Fetch

    (ED) auf Adresse 0844 anhält.

    Hierzu sind die DIL-Schalter für MREQ, RD und WAIT (S1- 6,5,1) zu
    schließen,
    die HEX-Adreß~Schalter werden auf die Adresse '0 8 4 4' gestellt und
    die Adreß-Komparatoren über die
    DIL~Schalter S2 1,2,3,4 aktiviert.
    Der Computer hält dann während des ent sprechenden Speicherzugriffs
    an.
    Jetzt werden die DIL-Schalter S2- 1,2,3,4 geöffnet und der Schalter
    S2- 5 für die Steuersignale geschlossen.
    Als Steuersignale verwendet man weiterhin MREQ und RD~ Nach Drücken
    der Digi-Taste (T1) übergeht die CPU den
    Speicher-Refresh, und es erfolgt der zweite Opcode Fetch ( Byte 5B).
    Den Speicher-Refresh übergeht man wieder durch Betätigen der Taste T1)
    Sinngemäß er folgt dann zweimal ein
    Memory-Read-Zyklus (Bytes DC,0E).
    Diese Speicherzugriffe kann die Karte eventuell nicht mehr auflösen
    (siehe Single-Step-Betrieb), wenn man den Vorgang
    vom zweiten Opcode Fetch neu gestartet hat.
    Die Zu griffe können aber ausgelöst werden, wenn auf diesem
    Speicherzugriff ein WAIT-Zustand liegt.
    Der Befehl ist jetzt komplett gelesen~ Die CPU führt zwei weitere
    Memory-Read-Zyklen durch, in denen sie die Bytes
    aus den Speicherzellen 3322h und 3323h in das DE-Register lädt.
    Will man nur wissen, welchen Inhalt die CPU aus den Speicherzellen
    0EDCh und 0EDDh in das DE-Register liest,
    kann man den ECB-Bus-Monitor auf die Adresse OEDCh einstellen und auf
    die Signale MREQ und RD 'triggern'.
    Nachdem die CPU das erste Byte gelesen hat, wird es über die
    Leuchtdioden LD1 bis LD8 angezeigt.
    Das zweite Byte kann bei einem zweiten Programmdurchlauf zur Anzeige
    gebracht werden, wenn die Adresse OEDDh ein
    gestellt ist.

    Hat man jedoch den Programmlauf bei der Adresse OEDCh über WAIT
    gestoppt, stellt man die Adresse OEDDh ein und beendet
    den WAIT- Zustand durch Betätigen des Tasters T1.
    Vor dem nächsten Memory-Read-Zyklus (Adresse OEDDh) wird das
    Datenregister und somit die Anzeige mit dem Inhalt
    aus der Adresse 0EDCh aufdatiert.
    Ist die WAIT-Logik weiterhin aktiviert, wird der Inhalt aus der
    Speicherzelle 0EDDh erst beim Abschluß des WAIT- Zyklus
    am Ende des Memory-Read-Zyklus angezeigt.




    Bild 8: Interrupt Acknowledge mit Wait-Zyklus

    DIL-Schalter S1 DIL-Schalter S2


    1: WAIT-Logik A15 bis A12

    2: A11 bis A8

    3: WR A7 bis A4

    4: MREQ A3 bis A0

    5: RD verknüpfte Bus-Signale

    6: RFSH

    7: IORQ

    8: M1

    Bei geschlossenem Schalter sind die entsprechenden Signale aktiviert.


    HEX-Schalter Adreß~Bits

    0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

    HEX 1 x x x x
    HEX 2 x x x x
    HEX 3 x x x x
    HEX 4 x x x x


    Tabelle 1. Funktionen der Bedienelemente des Bus-Monitors


    LD1..LD8 Daten D0 bis D8

    LD9 Datenwort ist übernommen

    LD10 A0 bis A3 gleich gewählter Adresse

    LD11 A4 bis A7 gleich gewählter Adresse

    LD12 A8 bis A11 gleich gewählter Adresse

    LD13 A12 bis A15 gleich gewählter Adresse

    LD14 WAIT-Logik aktiv


    Tabelle 2. Funktionen der Leuchtdioden

    Ein anderes Beispiel: Die Funktion von Software-Timern ist in der
    Prazis nicht einfach zu prüfen.
    Arbeitet man mit einem Debugger I (DDT, ZSID,TRACE80), sind die Timer
    meistens durch wiederholten
    Interrupt abgelaufen, ehe man ihre Funktion prüfen konnte.
    Man kann den Timer nach Programm 1 mit der Monitor-Karte überprüfen.
    Der Software-Timer (Start bei Adresse 160h) wird 'rückwärts' gezält.
    Der Start des Timers erfolgt nach der Eingabe eines beliebigen
    Zeichens über die Tastatur.
    Das Zeichen wird in der Speicherzelle (CHAR) vorübergehend
    gespeichert.
    Ist der Timer abgelaufen, so wird dieses Zeichen gelöscht.
    Um die Funktion des Timers mit dem Bus-Monitor zu beobachten, sind
    folgende Einstellungen vorzunehmen:
    Die DIL-Schalter Sl-3, 4 und S2-1, 4 sind auf ON zu stellen.
    Mit den HEX-Schaltern wählt man die Adresse 160h (0-1-6-0).
    Will man nur beobachten, was in der Speicherzelle (CHAR) geschieht,
    ist die Adresse 161h (0-1-6-1) einzustellen.


    Erfahrungen

    Bei der Entwicklung eines Systems kann die Monitor-Karte ebenfalls
    gute Dienste leisten.
    Wer kennt nicht die Situation, daß ein Computer plötzlich 'hängt'.
    Hier hilft es oft weiter, wenn man (im Betrieb) den ECB-Bus-Monitor
    zusteckt und so zumindest die Stelle
    im Programm finden kann, an der der Computer 'kreist' und auf
    besondere Bedingungen wartet.
    Durch Verstellen der HEX- Schalter kann man leicht die zugehörigen
    Adressen finden.

    Die Leuchtdioden LEDl bis LED8 leuchten dann, und die LED 9 zeigt an,
    daß alle vier Adreßteile gleichzeitig aktiviert
    sind.

    Der Anschluß der Monitor- Karte an ein ECB-Bus-System dürfte kaum
    Probleme bereiten.



    Adaptiert

    Man hat lediglich dafür zu Sorgen, daß Bedienelemente der Monitor-
    Karte bequem erreichen kann.
    Die Karte läßt sich aber auch über einen Adapter mit dem Bus
    verbinden.
    Eine andere Anschluß möglichkeit wäre, die Karte zu teilen und die
    beiden Hälften über ein kurzes Stück Flachbandkabel
    zu verbinden.

    Statt CPU

    Zum Anschluß des Bus-Monitors an Einplatinen-Computer muß man sich
    einen speziellen CPU-Adapter anfertigen.
    Dazu benötigt man einen 40poligen DIL-Stecker ohne Gehäuse, an
    den ein 40poliges Kabel angelötet wird, das nicht länger als 35 cm
    sein sollte.
    Auf die nach oben überstehenden Lötstifte des Steckers lötet man eine
    40polige IC-Fassung,
    in die eine Z80A-CPU eingesetzt wird.

    Das andere Ende des Kabels ist mit einer 64poligen VG-Buchsenleiste
    nach Tabelle 3 zu verlöten.

    Die vom Monitor nicht verwendeten Leitungen brauchen nicht
    angeschlossen zu werden.

    Für den Testvorgang setzt man für die CPU im EinplatinenComputer den
    CPU-Adapter ein und verbindet
    die ECB-BusMonitor-Karte mit dem Adapter.
    Bei einer Kabellänge von 35 cm und einer CPU-Taktfrequenz von 2,5 MHz
    ist der Betrieb an den ungepufferten
    CPU-Leitungen in fast allen Fällen möglich.
    Man muß allerdings berücksichtigen daß die Belastung der CPU-
    Anschlüsse um eine LS-TTL-Last entspricht 1/3 einer
    normalen TTL-Last, vergrößert wird.
    Die meisten CPUs können aber größere Lasten treiben als in den
    Spezifikationen angegeben wird




    Bild 9. CPU-Adapter, bestehend aus einem DIL-Stecker, IC-Fassung, Z80A-
    CPU und Kabel.

    Ader- CPU- Signal VG- Ader- CPU- Signal VG-
    Nr. Pin Feder Nr. PIN Feder


    1 1 A11 17 c 21 11 +5V 1 a, c

    2 40 A10 18 c 22 30 A0 5 c

    3 2 A12 27 c 23 12 D 2 4 c

    4 39 A 9 30 a 24 29 GND 32 a, c

    5 3 A13 29 a 25 13 D 7 3 c

    6 38 A 8 8 c 26 28 RFSH 28 a

    7 4 A14 18 a 27 14 D 0 2 c

    8 37 A 7 9 c 28 27 M 1 20 a

    9 5 A15 28 c 29 15 D 1 14 c

    10 36 A 6 9 a 30 26 RESET 26 c

    11 6 CLOCK 29 c * 31 16 INT 21 c *

    12 35 A 5 8 a 32 25 BUSRQ 11 a *

    13 7 D 4 5 a 33 17 NMI 20 c *

    14 34 A 4 7 a 34 24 WAIT 10 a

    15 8 D 3 4 a 35 18 HALT 25 c *

    16 33 A 3 6 c 36 23 BUSAK 31 a *

    17 9 D 5 2 a 37 19 MREQ 30 c

    18 32 A 2 6 a 38 22 WR 22 c

    19 10 D 6 3 a 39 20 IORQ 27 a

    20 31 A 1 7 c 40 21 RD 24 c



    * Diese Leitungen sind auf der Karte nicht benutzt

    Tabelle 3.

    Leitungsaufteilung beim CPU-Adapter


    (0100) ORG 0100H

    00000h
    00000h ORG 0100H
    00100h
    00100h 210100 START: LD HL,00001H ;
    ADRESSE BIOS/WARMBOOT
    00103h 23 INC HL
    00104h 23 INC HL
    00105h 23 INC HL ;
    ADRESSE BIOS/CONST
    00106h 111B01 LD DE,CONST
    00109h 010900 LD BC,00009H
    0010Ch EDB0 LDIR ; JP-
    TAB. ANLEGEN
    0010Eh 3E00 LD A,000H
    00110h 326001 LD (TIMER),A
    00113h 3E00 LD A,000H
    00115h 326101 LD (CHAR),A
    00118h C32401 JP MAINLP
    0011Bh ;
    0011Bh C30000 CONST: JP 00000H ;
    CONSOLE STATUS
    0011Eh C30000 CONIN: JP 00000H ;
    CONSOLE TASTATUR
    00121h C30000 CONOUT: JP 00000H ;
    CONSOLE BILDSCHIRM
    00124h ;
    00124h CD1B01 MAINLP: CALL CONST ;
    ZEICHEN VORHANDEN ?
    00127h B7 OR A
    00128h 2810 JR Z,MAIN1 ;
    NEIN
    0012Ah ;
    0012Ah CD1E01 CALL CONIN ;
    ZEICHEN HOLEN
    0012Dh 326101 LD (CHAR),A
    00130h 4F LD C,A
    00131h CD2101 CALL CONOUT
    00134h 3A5F01 LD A,(ZK8)
    00137h 326001 LD (TIMER),A
    0013Ah ;
    0013Ah 2A5D01 MAIN1: LD HL,(ZK16) ;
    ZEITKONSTANTE
    0013Dh 2B MAIN2: DEC HL
    0013Eh 7C LD A,H
    0013Fh B5 OR L
    00140h 20FB JR NZ,MAIN2
    00142h ;
    00142h 3A6001 MAIN3: LD A,(TIMER)
    00145h B7 OR A
    00146h 280B JR Z,MAIN4
    00148h 3D DEC A
    00149h 326001 LD (TIMER),A
    0014Ch 2005 JR NZ,MAIN4
    0014Eh 3E00 LD A,000H
    00150h 326101 LD (CHAR),A ;
    (CHAR): 00
    00153h ;
    00153h 3A6101 MAIN4: LD A,(CHAR)
    00156h FE2E CP '.' ;
    ENDE-ZEICHEN ?
    00158h 20CA JR NZ,MAINLP
    0015Ah C30000 JP 00000H ;
    WARM-BOOT
    0015Dh ;
    0015Dh C43B ZK16: DEFW 15300 ; 100
    MIILISEC. / 4MHZ
    0015Fh 14 ZK8: DEFB 20 ; 20
    X 100 MILLISEC.
    00160h ;
    00160h 00 TIMER: DEFS 1
    00161h 00 CHAR: DEFS 1
    00162h
    00162h
    00162h END



    Programm 1. Eine Test-Routine für den Bus-Monitor



    Widerstände


    R14..R21,

    R43.. R48 270R

    Rl 330R

    R22..R37 1k0

    R2..R5 2k2

    R6..R13 4k7

    R49,R50 10k

    R38..R42 27k


    Kondensatoren

    C1..C5 22uF/16V, Tantal

    C6 33pF (siehe Text)

    C7 180..560pF

    C8 6 Stützkondensatoren je 100nF, RM 5 mm

    Halbleiter

    IC1 74LS273

    IC2...IC5 74LS85

    IC6 74LS05

    IC7 74LS30

    IC8..IC10 74LS123

    IC11 74LS01

    IC12,IC13 ULN2004

    LED1...LED14

    Leuchtdioden, 2 bis 5 mm

    D1 AA119

    Sonstiges


    S1,S2
    DIL-Schalter 8-polig

    HEX1...HEX4
    HEX-Schalter,
    Firma
    KEL/Japan Digi-Taster, Firma Schadow oder Seuffer

    J1 VG-Steckerleiste Reihen a und c bestückt, 64polig

    Pfostenleisten 50polig, siehe Text

    IC-Fassungen:

    3 x 14polig
    13 x 16polig
    l x 20polig

    2 Schrauben M 2,5 x 10 mit Muttern 4 Lötnägel 1,4 mm
    Platine 'c't-Bus-Monitor'.


    Eine Schablone- die die Funktion der Bedienteile verdeutlicht der es
    wünscht, kann sie ausschneiden auf Pappe kleben und
    als 'Frontplatte' für den Monitor verwenden.



    Der Bestückungsplan.
    Je nach Ausführung der HEX-Schalter gilt die durchgehend oder
    gestrichelt gezeichnete Position







    Here is the Google English Translation:

    The error on the track:

    ECB-BUS MONITOR

    Georg Umbach




    The bus monitor card ECB is not an ordinary card.
    You can not function in the current system.
    On the contrary, their performance proves the monitor card only when
    it is a mistake
    in the software or hardware of the computer, or a single-board
    computer to work.
    With the monitor, it is no problem, the bits on the level to look and
    determine whether a set,
    Adreß combination on the control lines and achieved.
    As a test card is the ECB monitor primarily for computer users
    interesting, dealing with computer hardware
    and programme development.
    But when creating programs for Z80-single-board computer, such as the
    EPAC-80 from c `t 7 / 84,
    , the Monitor card good services.
    However, without basic knowledge can monitor the card is not fully
    appropriate.
    The six main control cables, ECB-bus (M1, MREQ, IORQ RD, WR, RFSH) on
    the inverter 74LS05 (IC6).

    With the exit of the IC6 connected DIL switch (S1), the signals `AND`
    Wired.
    The sogewonnene control signal reaches to the `=` inputs of the four
    Adreß comparators (IC2 to IC5).

    Each comparator compares with a four Adreßleitungen by HEX switch (HEX
    l to HEX 4) specified amount.

    If the S1 with selected control signals with those on the bus agree,
    and are also associated with the HEX switch
    Adreß-elected four Nibbles on the bus, the comparator the downstream
    mono triggered flop, and the LED
    Adreßteil for these lights about half a second.
    This extension is therefore nöig because gained control signal only a
    few micro-seconds and thus pending
    barely visible.

    = `` The outputs of the four Adreßkomparatoren are in addition to more
    than a DIL switch (S2) on the inputs
    NAND gate of the 74LS30 (IC7) running.
    With the DIL switch can determine which Adreßteile also must be
    available so that the output
    IC7 to the gate logical 0.
    This output serves as a trigger source for an oscilloscope.
    As long as the selected counters with the logical state of the bus
    signals pending, the trigger signal
    to logical 0
    Changing the bus signals (the first control signals), is currently the
    adjacent Pattern
    of the eight data lines in the register 74LS273 (IC1) with the
    positive edge of trigger signal enrolled.
    The state of the data lines is maintained and is over eight light-
    emitting diodes (LD1 to LD8) until
    the next selected Buszustands stored and displayed.

    For triggering an oscilloscope and the storage of the data-word you
    can only control signals
    use.
    This is useful, for example, if you interrupt vectors of peripheral
    devices represent.

    Another DIL switch (S1) can make a WAIT logic.
    The negative flank a trigger pulse is an RS flip-flop, which consists
    of two NAND gate (IC11).
    This creates a flip flop WAIT signal for the (ECB) bus.
    With a `Digi-button` (T1), the two NAND gate of IC11 debounced, a mono-
    flop triggered,
    the RS flip-flop resets and thus the WAlT state ended.
    The ECB-bus signal `` Clear Power (Head 26c), the WAIT logic when you
    turn on the computer.
    During this time WAIT signal states are all frozen and can even use a
    multimeter to be reviewed.
    However, the CPU in this state do not refresh addresses, so that
    dynamic space, the Refresh
    from the CPU need their memory quite quickly lose.
    For computers with static storage, such as the EPAC-Z80 can safely
    WAIT logic.

    But even with systems that will refresh the memory without the help of
    the CPU, you can WAIT logic.

    Built

    The layout of the Monitor card is a dividing point, to which the card
    needs in two sections share
    .
    The card will be part of a 50poliges cable.
    On the part of the card, directly with the bus, all essential
    components accommodated.
    The other part to pay the operating and display elements.
    There is also the Abgreifpunkt for triggering an oscilloscope.
    This' separate 'solution has the advantage that all controls are
    within easy reach, even if no bus -
    Extender.

    They begin the assembly of the card with the best resistance, followed
    by versions for the ICs and
    DIL and the HEX switch.
    In what hole number of versions of the board for the HEX switch,
    depends on the execution of the counter.
    Is it the type, in the BOM is, the versions in the first two rows of
    holes.
    Frequently erhät But HEX switches with occupancy spiegelbildlicher
    whose versions in the lower two
    Hole rows must be used.

    Then tipped the capacitors, to C6 (33pF).
    Most of the mono-flop, IC9 momentum generated sufficiently long to
    WAIT rückzusetzen sound logic.
    Only when problems occur here, this should be a condenser.
    A long pulse reduced to the single-step ability of the card within a
    command for systems with
    Clock frequencies from 2.5 MHz.
    Last should be light-emitting diodes, post plug, VG-bar and the 'Digi-
    button' einlöten.


    Now you can all ICs to IC11, and the functioning of the card.
    This could be the 'Debugging' sessions as in the section' exemplary
    'understand.
    Finally, it is also IC11 (74LS01) and the WAIT logic to a computer
    with static memory.


    Seven Cycles


    As mentioned above, can monitor the card only be useful if the user
    precise knowledge
    on the functioning of the Z80 CPU.
    Therefore, the most important signals from the processor briefly
    explained.

    In the pictures l to 6 are the links between the CPU signals and the
    bus signals.
    There are in total seven bus cycles:

    Opcode Fetch (Figure 1.2):

    The CPU gets the first byte of a command from memory.
    These are the lines Ml, 1, MREQ and RD logical 0
    The data cables carry the (first) bytes of commands.
    If now the line WAIT logical 0, these states until WAIT again logical
    1.
    At the end of this cycle, the CPU and monitor the card data byte-
    Refresh (figure 1.2).
    The CPU sets an 8-bit wide (Refresh) address from the register in the
    lower part of the Adreßbusses ~
    To avoid any misunderstandings, the CPU's internal refresh counter has
    a width of only seven bit.
    The contents of the I-register is on the Adreßleitungen A8 to A15.
    The control cables MREQ and RFSH are logical 0
    The level of data lines is undetermined because the CPU their data
    lines in the Tri-State-state switches
    and the management level, connected only memory and its selection is
    determined
    Read Memory (figure 3.4):
    The CPU sets the 16-bit memory address to the Adreßleitungen.
    The control signals and RD MREQ be logical 0,
    the data lines from the byte addressed the memory cell.
    If WAIT now logical 0, these conditions are kept until WAIT logical l
    again.
    The pattern of data lines is the end of this cycle of the CPU and the
    ECB bus monitor card.

    Write Memory (Figure 3.4):

    This cycle is similar to Memory Read, except that here at the byte
    data from the CPU to memory is sent.
    The control line WR leads a little later the level logical 0 as MREQ,
    I / O Read (Figure 5.6):
    The CPU sets the 8 bits of the port address to the lower
    Adreßleitungen (A7-A0).
    On the upper Adreßleitungen the CPU sets the contents of the
    accumulator, in particular, the I / O Read existed.
    When in / out commands on the Register C (IN A, (C) is the content of
    the B-register on the upper Adreßleitungen.
    The control cables IORQ and RD are logical 0, on the data lines is
    read from the port bytes.
    The CPU automatically adds a WAIT-cycle.
    If the WAIT line comes to a logical 0, these conditions are kept until
    WAIT again logical 1.
    The pattern of data lines is the end of this cycle of the CPU and the
    ECB bus monitor card.

    I / O-write (Figure 5.6):
    I / O-write procedure is similar to I / O-read, only that the data
    byte by the CPU to the port.
    The line will simultaneously with WR IORQ logical 0

    Acknowledge interrupt (Figure 7.8):
    The control line Ml1 is logical 0
    2.5 bars later, the control signal if IORQ just logical 0
    The main port building block sets the interrupt vector to the data if
    the device 'IM2-fit'.
    At the end of this cycle over the CPU and the ECB-bus monitor the
    vector map.

    It is important to note that not all Z80-I/O-Bausteine additional WAIT
    cycles at I / O accesses tolerated,
    such as the Z80-CTC.
    Through proper use of WAIT logic is (partly) a single-step operation.
    You can, unlike the software-Single-Step (eg ZSID, DDTZ, trace 80)
    each step of processing
    a command observed.
    For two consecutive bus access there are problems.
    For the resetting of the RS flip-flops by the mono-flop (IC9) is a
    certain amount of time required by the IC and
    the condenser C6 is determined.
    But the clock frequency of the monitored CPU and the type of
    connection the bus monitor card plays a role.
    With a clock frequency of 2.5 MHz, but almost always a single-step
    operation within a command.
    As this single step by a command realized in practice, gives an
    example.

    From the address 0844h is in memory of the following command, with the
    memory cells 0EDCh / 0EDDh
    the value is 3322.



    0844 ED5BDC0E AP DE (0EDCH)

    To this command to 'step', the switches must be set so that the
    computer at the first opcode Fetch

    (ED) continues to address 0844.

    These are the DIL switch for MREQ, RD and WAIT (S1-6,5,1) to close
    the HEX Adreß ~ switches are on the address'0 8 4 4 'and the
    comparators Adreß-on
    ~ DIL switch S2 1,2,3,4 activated.
    The computer then keeps talking during the corresponding access
    memory.
    Now the DIL switch S2-1,2,3,4 opened and the switch S2-5 for control
    signals.
    As control signals can still be used MREQ and RD ~ After pressing the
    Digi-key (T1) over the CPU
    Refresh memory, and it is the second opcode Fetch (byte 5B).
    The memory refresh over again by pressing the button T1) sense, then
    it follows According twice
    Memory-Read-cycle (bytes DC, 0E).
    These requests, the memory card may not dissolve (see single-step
    operation), if the process
    from the second opcode fetch restarted.
    The handles can, however, to be triggered when a memory access this
    WAIT state.
    The command is now fully read ~ The CPU leads two other memory read-
    through cycles in which they bytes
    from the memory cells 3322h and 3323h in the DE register loads.
    Will you only know the content of the CPU from memory cells 0EDCh and
    0EDDh in the DE register reads,
    can the ECB bus monitor on the address OEDCh set and the signals MREQ
    and RD 'trigger'.
    After the CPU read the first byte, it has on the light-emitting diodes
    LD1 to LD8.
    The second byte can be found at a second run to be displayed when the
    address a OEDDh
    is completed.

    Did However, the program run at the address on OEDCh WAIT stopped, we
    see the address and ended OEDDh
    WAIT the state by pressing the button T1.
    Before the next memory read-cycle (address OEDDh), the data register
    and thus the display with the content
    from the address 0EDCh updated.
    WAIT If the logic is still on, the content from the memory cell 0EDDh
    until the conclusion of the cycle WAIT
    at the end of the memory-read cycle.




    Figure 8: interrupt acknowledge with Wait-cycle

    DIL switch S1 DIL switch S2


    1: WAIT logic A15 to A12

    2: A11 to A8

    3: WR A7 to A4

    4: MREQ A3 to A0

    5: RD linked bus signals

    6: RFSH

    7: IORQ

    8: M1

    In closed switch the appropriate signals are activated.


    HEX switch Adreß bits ~

    0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

    HEX 1 x x x x
    HEX 2 x x x x
    HEX 3 x x x x
    HEX 4 x x x x


    Table 1 Functions of the controls of the bus monitor


    LD1 .. LD8 data D0 to D8

    LD9 data word is over

    LD10 A0 to A3 elect the same address

    LD11 A4 to elect the same address A7

    LD12 A8 to elect the same address A11

    LD13 A12 to A15-elect the same address

    LD14 WAIT logic actively


    Table 2 Functions of LEDs

    Another example: The function of software timers in the Prazis is not
    easy to examine.
    If you work with a debugger I (DDT, ZSID, TRACE80), the timer mostly
    by repeated
    Interrupt expired before it could consider its function.
    You can program the timer to monitor 1 with the card.
    The software timer (start at address 160h), 'backward' gezält.
    The start of the timer according to the command of any character on
    the keyboard.
    The character is in the memory cell (CHAR) temporarily stored.
    If the timer expired, this character is deleted.
    To investigate the function of the timer with the bus monitor to
    observe the following adjustments:
    The DIL switch Sl-3, 4 and S2-1, 4, to ON.
    With the HEX switches, you can choose the address 160h (0-1-6-0).
    Will you just watch what is going on in the memory cell (CHAR)
    happening is the address 161h (0-1-6-1).


    Experience

    In developing a system can monitor the card also good services.
    Who is not familiar with the situation that a computer suddenly
    'depends'.
    Here it helps more often if you (operating) the ECB bus monitor
    zusteckt and then at least the body
    in the program can be found on the computers' circles' and waiting to
    special conditions.
    By adjusting the HEX you can easily switch the corresponding
    addresses.

    The LEDs LEDl to shine LED8 then, and the LED 9 indicates that all
    four Adreßteile simultaneously activated
    are.

    Connecting the Monitor ECB card to a bus system is unlikely problems.



    Adapted

    One only has to worry that controls the monitor card can easily
    reach.
    The card is also an adapter on the bus.
    Another possibility would be connecting the card to share and the two
    halves of a short piece of ribbon cable
    to connect.

    Instead CPU

    To connect the bus monitor to single-board computer must be a special
    adapter made CPU.
    This requires a 40poligen DIL plug without housing,
    40poliges by a cable angelötet is not longer than 35 cm.
    At the top of the plug Lötstifte excess lötet a 40polige IC-making,
    Z80A in one CPU is used.

    The other end of the cable is equipped with a 64poligen VG-female
    according to Table 3 verlöten.

    The monitor is not used lines need not be connected.

    For the testing process requires one for the CPU in the CPU
    EinplatinenComputer adapter and connects
    the ECB BusMonitor card with the adapter.
    In a cable length of 35 cm and a CPU clock frequency of 2.5 MHz is the
    holding to the unbuffered
    CPU lines in almost all cases.
    You must take into account that the burden of the CPU connections to
    LS-TTL load 1 / 3 of
    TTL normal load increases.
    Most CPUs can drive greater expense than in the specifications
    indicated




    9th image CPU adapter, consisting of a DIL connectors, IC-making, Z80A
    CPU and cable.

    Artery-CPU signal VG-core CPU signal VG
    No Pin spring No PIN spring


    1 1 A11 17 c 21 11 +5 V 1 a, c

    2 40 A10 18 c 22 30 A0 5 c

    3 2 A12 27 c 23 12 D 2 4 c

    4 39 A 9 30 a 24 29 GND 32 a, c

    5 3 A13 29 a D 25 13 c 7 3

    6 38 A 8 8 c 26 28 RFSH 28 a

    7 4 A14 18 a D 27 14 c 0 2

    8 37 A 7 9 c 28 27 M 1 20 a

    9 5 A15 28 c 29 15 D 1 14 c

    10 36 A 6 9 a 30 26 RESET 26 c

    11 6 CLOCK 29 c * 31 16 INT 21 c *

    12 35 A 5 8 a 32 25 BUSRQ 11 a *

    13 7 D 4 5 a 33 17 NMI 20 c *

    14 34 A 4 7 a 34 24 WAIT 10 a

    15 8 D 3 4 a 35 18 HALT 25 c *

    16 33 A 3 6 c 36 23 * 31 a BUSAK

    17 9 a 5 2 D 37 19 MREQ 30 c

    18 32 A 2 6 a 38 22 WR 22 c

    19 10 D 6 3 a 39 20 IORQ 27 a

    20 31 A 1 7 c 40 21 RD 24 c



    * These lines are on the card is not used

    Table 3

    Management division at the CPU adapter


    (0100) ORG 0100H

    00000h
    00000h ORG 0100H
    00100h
    00100h 210100 START: AP HL, 00001H; ADDRESS BIOS / WARMBOOT
    00103h 23 HL INC.
    00104h 23 HL INC.
    00105h 23 INC HL; ADDRESS BIOS / CONST
    00106h 111B01 AP DE CONST
    AP 00109h 010900 BC, 00009H
    0010Ch EDB0 LDIR; JP-TAB. CREATING
    0010Eh 3E00 AP A, 000H
    AP 00110h 326001 (TIMER), A
    00113h 3E00 AP A, 000H
    AP 00115h 326101 (CHAR), A
    00118h C32401 JP MAINLP
    0011Bh;
    0011Bh C30000 CONST: JP 00000H; CONSOLE STATUS
    0011Eh C30000 CONIN: JP 00000H; CONSOLE PANEL
    00121h C30000 CONOUT: JP 00000H; CONSOLE VIDEO
    00124h;
    00124h CD1B01 MAINLP: CALL CONST; CHARACTERS THERE?
    00127h B7 OR A
    00128h 2810 JR Z, MAIN1; NO
    0012Ah;
    0012Ah CD1E01 CALL CONIN; CHARACTERS HOLEN
    AP 0012Dh 326101 (CHAR), A
    00130h 4F AP C, A
    00131h CD2101 CALL CONOUT
    00134h 3A5F01 AP A, (ZK8)
    AP 00137h 326001 (TIMER), A
    0013Ah;
    0013Ah 2A5D01 MAIN1: LD HL, (ZK16); ZEITKONSTANTE
    0013Dh 2B MAIN2: DEC HL
    AP 0013Eh 7C A, H
    0013Fh B5 OR L
    00140h 20FB JR NZ, MAIN2
    00142h;
    00142h 3A6001 MAIN3: LD A, (TIMER)
    00145h B7 OR A
    00146h 280B JR Z, MAIN4
    A 3D DEC 00148h
    AP 00149h 326001 (TIMER), A
    0014Ch 2005 JR NZ, MAIN4
    0014Eh 3E00 AP A, 000H
    AP 00150h 326101 (CHAR), A (CHAR): 00
    00153h;
    00153h 3A6101 MAIN4: LD A, (CHAR)
    00156h FE2E CP '. " ; MARK END?
    00158h 20CA JR NZ, MAINLP
    0015Ah C30000 JP 00000H; WARM-BOOT
    0015Dh;
    0015Dh C43B ZK16: DEFW 15300 and 100 MIILISEC. / 4MHZ
    0015Fh 14 ZK8: DEFB 20, 20 X 100 MILLISEC.
    00160h;
    00160h 00 TIMER: DEFS 1
    00161h 00 CHAR: DEFS 1
    00162h
    00162h
    00162h END



    Programme 1 A routine test for the bus monitor



    Resistors


    R14 .. R21,

    R43 .. R48 270R

    Rl 330R

    R22 .. R37 1k0

    R2 .. R5 2k2

    R6 .. R13 4k7

    R49, R50 10k

    R38 .. R42 27k


    Capacitors

    C1 .. C5 22uF/16V, tantalum

    C6 33pF (see text)

    C7 180. .560 pF

    C8 6 Stützkondensatoren per 100nF, RM 5 mm

    Semiconductor

    IC1 74LS273

    IC2 ... IC5 74LS85

    IC6 74LS05

    IC7 74LS30

    IC8 .. IC10 74LS123

    IC11 74LS01

    IC12, IC13 ULN2004

    LED1 ... LED14

    LEDs, 2 to 5 mm

    D1 AA119

    Other


    S1, S2
    DIL switch 8-pin

    HEX1 ... HEX4
    HEX switches,
    Company
    KEL / Japan Digi-key, company or Schadow Seuffer

    J1 VG-socket rows a and c equipped, 64polig

    50polig post strips, see text

    IC versions:

    3 x 14polig
    13 x 16polig
    l x 20polig

    2 screws M 2.5 x 10 with nuts 4 Lötnägel 1.4 mm
    Board 'c't bus monitor.


    A template carries out the function of controls reflects the desires,
    it can cut and paste on cardboard
    as a 'front' for the monitor.



    The assembly plan.
    Depending on the implementation of HEX switch, the bleeding or having
    subscribed position



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